Superschnelle DDR5-Speichermodule für kommende Server

Etwa 66 Prozent höhere Datenübertragungsraten pro Speicherkanal sollen DDR5-Speichermodule für Server bieten, die das koreanische Unternehmen SK Hynix in Zusammenarbeit mit Intel und Renesas entwickelt hat. Zum Einsatz kommen gängige DDR5-SDRAM-Speicherchips der Geschwindigkeitsklasse DDR5-4800. Zusammengeschaltet auf einem Registered DIMM (RDIMM) für Server liefern diese Chips insgesamt 38,4 Gigabyte Daten pro Sekunde (38,4 GB/s).

Dank eines Tricks namens Multiplexer Combined Ranks (MCR) bieten MCR-RDIMM-Geräte mit mindestens zwei Ranks jedoch deutlich höhere Datenübertragungsraten, sofern der Speichercontroller auch die MCR-Technologie unterstützt. Ein zusätzlicher Buffer-Chip (Buffer/Multiplexer) im RDIMM verteilt die Zugriffe auf zwei Ranks und sendet sie dann mit einer höheren Signalisierungsrate über den Speicherkanal an den Speichercontroller.

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Laut SK Hynix erreicht der von Renesas entwickelte MCR-Puffer eine Signalrate von bis zu 8 GB/s, was DDR5-8000 oder 64 GB/s pro Speicherkanal entspricht.

Im Grunde führt die MCR-Technologie das ursprüngliche Konzept des „Prefetching“ nach außen fort, das im DDR-RAM seit Jahren verwendet wird: Mehrere Bänke (Bänke) arbeiten parallel auf SDRAM-Chips. E/A-Multiplexer in SDRAMs senden diese Daten dann sequentiell durch den Speicherkanal. Dies funktioniert beim Schreiben von Daten in DRAM-Speicherzellen auch in umgekehrter Richtung.

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Bei Dual Inline Memory Modules (DIMMs) bezieht sich ein Rang auf eine Gruppe von DRAM-Chips, die zusammen 64 Datensignalleitungen haben: also acht einzelne x8-Chips mit jeweils acht Leitungen oder 16 x4-Chips oder nur vier x16-Chip. . In JEDEC-kompatiblen RDIMMs sind nur x4- oder x8-Chips zulässig. ECC-RDIMMs für Server mit Fehlerkorrekturcode verfügen über zusätzliche DRAM-Chips zum Schutz vor Bitfehlern. Bei DDR5-RDIMMs sind es zwei pro Rang.

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Auch bei regulären DDR5-RDIMMs arbeiten die einzelnen Ratings weitgehend unabhängig voneinander; Der Speichercontroller zeigt den gewünschten Rang mit dem Chipauswahlsignal (CS#) an. Bei MCR-RDIMMs müssen das BIOS und der Speichercontroller die physischen RAM-Adressen intelligent verteilen, sodass Datenblöcke über mehrere Ränge verteilt werden. Dies liegt daran, dass die MCR-Technologie aufeinanderfolgende Zugriffe auf einen Rang nicht beschleunigen kann.



Der Puffer im MCR-DIMM multiplext die Datensignalleitungen von zwei Rängen.

(Bild: SK Hynix)

Bei der Einführung von DDR5-MCR-RDIMMs hat SK Hynix nicht verraten, welche zukünftigen Intel-Serverprozessoren MCR-fähig sein werden. Für den 10. Januar 2023 hat Intel jedoch eine deutlich verzögerte Einführung des Xeon Scalable Processor Gen4 „Sapphire Rapids“ angekündigt. Diese Xeon SP-Generation verfügt über acht DDR5-RAM-Kanäle. Der konkurrierende AMD Epyc 9004 „Genoa“ hat dagegen zwölf.

Xeon SP Gen4 wird es aber auch als „Xeon Max“ mit sehr schnellem Bandbreitenspeicher (HBM) direkt im CPU-Gehäuse geben. HBM kann auch mit DDR5-RDIMMs arbeiten und als schneller Puffer (Cache) fungieren. AMD plant seinerseits Genoa-X-Varianten mit L3-Cache.

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(ciw)

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